Az eszközök olyan ATopTech technológiákra épülnek, amelyek a Synopsys által indított peres eljárás tárgyát képezték. Ezt követően az eszközöket átépítették, a parancsot, amely ugyanolyan volt, mint a Synopsys parancs, megváltozott, magyarázta Lily Cheng, az alkalmazások tervezésének vezetője, Avatar.

Caroline Hayes a DAC-nál

Az Aprisa rendelkezik az elhelyezéssel, az órafa szintézisével, az útvonaltervezéssel, az optimalizálással és a beágyazott analízis motorokkal az IC design számára. Szabványos adatbeviteleket és kimeneteket támogat, beleértve a Verilog, SDc, LEF / DEF, Liberty és GDSII szolgáltatásokat. A szabadalmaztatott technológiákat kifejezetten a 28 nm-es és az alatti tervezési kihívások kezelésére fejlesztették ki, a 28nm, 20nm, 16nm, 14nm, 10nm és 7nm folyamatcsomópontok esetében a félvezető öntödék által hitelesített hely és útvonal eszközei.

Az elhelyezés eszköz dinamikusan és automatikusan kiválasztja az erőforrásokat az optimalizálás érdekében, hogy hatékonyan vegye fel az összes kijelölési forgatókönyvet a fizikai megvalósítás során a tervezési iterációk számának csökkentése érdekében.

Emellett a fejlett folyamatcsomópontok EM-szabályait is támogatja, integrált EM ellenőrzése és rögzítése során.
A belső analízis motorok összefüggésben állnak az öntödei jóváhagyással rendelkező kijelölési eszközökkel a kiszámítható tervezési lezáráshoz, magyarázta Cheng.

Egy másik jellemző a közeljövő jelzés-elemzés. A beágyazott időzítő korrelációban van a kijelölési időzítő eszközökkel, és támogatja a különböző chipek variációs módszereit, köztük az AOCV, az SBOCV, a SOCV és az LVF. Emellett támogatja a grafikon alapú és az útvonal alapú elemzést és optimalizálást, valamint a fejlett jelintegritást és a zajelemzést. Minden időzítési funkció engedélyezett az optimalizálás során, ami azt állítja, hogy növeli a konvergencia sebességét.

A Color-Aware DPT routing a cég szabadalmaztatott routing technológiája, amely korrekt építési módszereket alkalmaz, hogy elkerülje a kettős mintázás technológiai megsértését a DRC aláírásakor.

Mind az UPF, mind a CPF támogatja az alacsony teljesítményű optimalizálást, a szivárgás és a dinamikus teljesítményvezérléssel.

Az Apogee megosztja az Aprisa analízis motorját és adatbázisát a bock és a felső szintű időzítés közötti korrelációhoz. Ez zökkenőmentes, integrált tervezési környezetet biztosít az összetett chiptervekhez, alacsony energiafogyasztással és szerszámmérettel. A többszálas és elosztott rendszer nagy számítási teljesítményt nyújt.